Mam pytanie do funkcji SetSysClock (używam szablonu dla STM32F4 GNU ARM ECLIPSE), w której jest nastpujący fragment:



PLL_P jest równe 2 (define), czyli wychodzi, że bity PLLP rejestru PLLCFGR są wyzerowane, co jest wartością nieprawidłową (mimo to procek działa)?
Bo: 2>>1=1, a 1-1=0?

Gdzie tkwi błąd w rozumowaniu?

Dokładnie to oba bity PLLP1 i PLPL0 będą zerami, ale wartości bitów to nie jest dzielnik z tego wzoru:
f (PLL general clock output) = f (VCO clock) / PLLP
Dla PLLP1:PLLP0 = 0b00 przecież PLLP = 2. Dla innych podzielników/mnożników z tego rejestru bity dokładnie odpowiadają wartościom liczbowym.

_________________
Dragonus Cracovus: Biomagia

Widocznie za słabo Reference Manual przestudiowałem . Teraz ten wzór ma sens.