Krotkie pytanie. Inicjalizuje timer 1 w trybie CTC na maksymalna wydajnosc: prescaler = 1, OCR1A = 0 i o ile czestotliwosc jest OK, to wypelnienie jest niespodziewane.
Inicjalizuje tak:

DDRB = _BV(DDB1);
TCCR1A = _BV(COM1A0);
OCR1A = 0;
TCCR1B = _BV(WGM12) | _BV(CS10);

AVR napedzany 16 MHz. Spodziewany wynik zgodnie z zalozeniami: 8 MHz i wypelnienie (duty cycle) 50%. W rezultacie dostaje 8 MHz ale wypelnienie 66.7%.

I teraz ankieta :
- tak ma byc
- czegos nie rozumiem
- chinski analizator logiczny nie ogarnia

Dla wyzszych wartosci OCR1A jest OK. Wypelnienie jest 50%.