ATNEL tech-forum

Re: VHDL: Licznik modulo 10 dwukierunkowy

2016-05-21T21:01:24+01:00

Dobra trochę zmieniłem koncepcje, plan jest taki żeby wykrywać kiedy guzik jest wciśnięty czyli stan=1, program znowu kompiluje się bez błędów, ale niestety symulacja nie działa.
[syntax=vhdl]library IEEE;
use IEEE.std_logic_1164.all, IEEE.numeric_std.all;

ENTITY counter is
generic (n:natural :=4);
port(
button1: in std_logic;
button2: in std_logic;
clear: in std_logic;
C : out std_logic;
OUT1 : out std_logic_vector(n-1 downto 0)
);
END counter;

ARCHITECTURE beh of counter is
begin

p0:process (button1, button2, clear) is
variable count: unsigned (n-1 downto 0);
begin
if clear = '1' then
count:= (others=>'0');
elsif button1='1' then
count:=count+1;
elsif count=10 then
count:=(others=>'0');
C<='1';
else C<='0';
end if;

if button2='1' then
count:=count-1;
if count=6 then count:="1010";
C<='1';
else C<='0';
end if;
end if;

OUT1<=std_logic_vector(count);
end process p0;
end architecture beh;[/syntax]

Statystyki: Napisane przez bastik — 21 maja 2016, o 21:01

Re: VHDL: Licznik modulo 10 dwukierunkowy

2016-05-14T23:58:23+01:00

Quote:

Próbowałem dwa razy wykorzystać polecenie rising_edge w jednym procesie, ale nie wiem czy w tym języku takie coś można wykonać.

Nie możesz tak robić
Przeczytaj informacje pod linkiem http://stackoverflow.com/questions/1987 ... cess-block. Masz tam wszystko na ten temat napisane. Wystarczy połączyć wyzwalanie klawiszy button1 i button2 w jeden sygnał i jego podać do rising_edge().

Dodatkowo jak liczysz w dół, to dochodzisz tylko do 1, bo jak się ma pojawić zero, to już wtedy zmieniasz wartość i nie masz zera A jeszcze dodatkowo nie wpisujesz wtedy wartości górnej jako 9 ...

--
Pozdrawiam,
Robert

Statystyki: Napisane przez rskup — 14 maja 2016, o 23:58

Re: VHDL: Licznik modulo 10 dwukierunkowy

2016-05-14T21:30:47+01:00

Jeszcze jedno pytanie, jak zrobić licznik modulo10 tak żeby po naciśnięciu "button1" zliczał do góry, a po naciśnięciu "button2" do dołu? Próbowałem dwa razy wykorzystać polecenie rising_edge w jednym procesie, ale nie wiem czy w tym języku takie coś można wykonać.
(Ps. Post pod postem, ale tu chodzi o inne rozwiązanie tego zadania i nie chciałem żeby wyszedł z tego jeden duży post z trzema różnymi kodami programu).

Ten program działa dobrze:
[syntax=vhdl]library IEEE;
use IEEE.std_logic_1164.all, IEEE.numeric_std.all;

ENTITY counter is
generic (n:natural :=4);
port(
button1:in std_logic;
clear:in std_logic;
C: out std_logic;
OUT1: out std_logic_vector(n-1 downto 0)
);
END counter;

ARCHITECTURE beh of counter is
begin

p0:process (button1, clear) is
variable licz: unsigned (n-1 downto 0);
begin
if clear = '1' then
licz:= (others=>'0');
elsif rising_edge (button1) then
licz:=licz+1;
if licz=10 then
licz:=(others=>'0');
C<='1';
else C<='0';
end if;
end if;

OUT1<=std_logic_vector(licz);
end process p0;
end architecture beh;[/syntax]

Ten natomiast nie działa w ogóle
[syntax=vhdl]library IEEE;
use IEEE.std_logic_1164.all, IEEE.numeric_std.all;

ENTITY counter is
generic (n:natural :=4);
port(
button1:in std_logic;
button2:in std_logic;
clear:in std_logic;
C: out std_logic;
OUT1: out std_logic_vector(n-1 downto 0)
);
END counter;

ARCHITECTURE beh of counter is
begin

p0:process (button1, clear) is
variable licz: unsigned (n-1 downto 0);
begin
if clear = '1' then
licz:= (others=>'0');
elsif rising_edge (button1) then
licz:=licz+1;
if licz=10 then
licz:=(others=>'0');
C<='1';
else C<='0';
end if;

elsif rising_edge (button2) then
licz:=licz-1;
if licz=0 then
licz:=(others=>'1');
C<='1';
else C<='0';
end if;
end if;
OUT1<=std_logic_vector(licz);
end process p0;
end architecture beh;[/syntax]

Statystyki: Napisane przez bastik — 14 maja 2016, o 21:30

Re: VHDL: Licznik modulo 10 dwukierunkowy

2016-05-14T14:18:58+01:00

Poprawiłem działa, dziękuje za pomoc
[syntax=vhdl]library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_unsigned.all;

entity licznik is
generic (n: natural :=4);
port (
Clk: in std_ulogic;
Rst: in std_ulogic;
Dir: in std_ulogic;
Licz: out std_ulogic_vector(n-1 downto 0));
end entity licznik;

architecture beh of licznik is
begin
process (Rst, Dir, Clk)
variable Q: unsigned (n-1 downto 0);
begin
if Rst = '1' then Q:= "0000";
elsif rising_edge (Clk) then
if Dir ='1' then
Q:=Q+1;
if Q=10 then Q:= "0000";
end if;
else
Q:=Q-1;
if Q=15 then Q:= "1001";
end if;
end if;
end if;
Licz <= std_ulogic_vector(Q);
end process;
end architecture beh;[/syntax]

Statystyki: Napisane przez bastik — 14 maja 2016, o 14:18

Re: VHDL: Licznik modulo 10 dwukierunkowy

2016-05-13T21:14:24+01:00

Jakbys formatował kod, to byś od razu zauważył niepoprawne zagnieżdzenie warunków:
[syntax=vhdl]if Dir ='1' then
Q:=Q+1;
if Q=10 then Q:= "0000";
end if;
if Dir ='0' then
Q:=Q-1;
if Q=0 then Q:= "1010";
end if;
end if;
end if;[/syntax]

--
Pozdrawiam,
Robert

Statystyki: Napisane przez rskup — 13 maja 2016, o 21:14

VHDL: Licznik modulo 10 dwukierunkowy

2016-05-13T21:05:34+01:00

Witam
Otóż chce zaprojektować blok licznika modulo10 w języku VHDL, zliczanie od 0 do 9 działa, reset też działa, a po zmianie kierunku (Dir=0) nie chce działać. I w związku z tym mam prośbę czy ktoś mógłby sprawdzić kod i pomóc mi znaleźć błąd?
[syntax=vhdl]library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_unsigned.all;

entity licznik is
generic (n: natural :=4);
port (
Clk: in std_ulogic;
Rst: in std_ulogic;
Dir: in std_ulogic;
Licz: out std_ulogic_vector(n-1 downto 0));
end entity licznik;

architecture beh of licznik is
begin
process (Rst, Dir, Clk)
variable Q: unsigned (n-1 downto 0);
begin
if Rst = '0' then Q:= "0000";
elsif rising_edge (Clk) then
if Dir ='1' then
Q:=Q+1;
if Q=10 then Q:= "0000";
end if;
if Dir ='0' then
Q:=Q-1;
if Q=0 then Q:= "1010";
end if;
end if;
end if;
end if;
Licz <= std_ulogic_vector(Q);
end process;
end architecture beh;[/syntax]

Statystyki: Napisane przez bastik — 13 maja 2016, o 21:05