ATNEL tech-forum

Re: STM32f103

2024-03-17T12:49:36+01:00

ok dzięki.

Statystyki: Napisane przez tonygryps — 17 mar 2024, o 12:49

Re: STM32f103

2024-03-17T12:06:20+01:00

Przepraszam, wkradł się mały chochlik, powinno być:

dla SYSCLK 48 MHz - 72 MHz
[syntax=c]FLASH->ACR |= FLASH_ACR_LATENCY_1;[/syntax]

dla SYSCLK 24 MHz - 48 MHz
[syntax=c]FLASH->ACR |= FLASH_ACR_LATENCY_0;[/syntax]

Statystyki: Napisane przez anonimowy — 17 mar 2024, o 12:06

Re: STM32f103

2024-03-17T11:28:17+01:00

Już wiem czemu do PPL x7 działało.

[syntax=c]// 1. Włącz HSE
RCC->CR |= RCC_CR_HSEON; // Ustawiamy bit HSEON w rejestrze RCC_CR

// 2. Oczekiwanie na stabilizację HSE
while (!(RCC->CR & RCC_CR_HSERDY)); // Oczekiwanie na ustawienie bitu HSERDY w RCC_CR

// 3. Ustawienie mnożnika PLL na 8x
RCC->CFGR |= RCC_CFGR_PLLMULL8 ; // Ustawienie mnożnika częstotliwości PLL na 8x

// 4. Ustawienie źródło sygnału PLL
RCC->CFGR |= RCC_CFGR_PLLSRC ; // Ustawienie źródło sygnału PLL

// 5. Włącz PLL
RCC->CR |= RCC_CR_PLLON; // Ustawiamy bit PLLON w rejestrze RCC_CR

// 6. Oczekiwanie na stabilizację PLL
while (!(RCC->CR & RCC_CR_PLLRDY)); // Oczekiwanie na ustawienie bitu PLLRDY w RCC_CR

// 8. Ustaw PLL jako źródło zegara
RCC->CFGR |= RCC_CFGR_SW_PLL; // Ustawienie PLL jako źródło zegara w rejestrze RCC_CFGR
while ((RCC->CFGR & RCC_CFGR_SWS) != RCC_CFGR_SWS_PLL); // Oczekiwanie na ustawienie PLL jako źródła zegara

// 7. Ustaw odpowiednie bity w rejestrze Flash ACR
FLASH->ACR |= FLASH_ACR_LATENCY_2; // Ustawiamy opóźnienie dostępu do pamięci flash
GeSHi[/syntax]

trzeba kolejność zmienić zgodnie z tą numeracją która podałem.

Statystyki: Napisane przez tonygryps — 17 mar 2024, o 11:28

Re: STM32f103

2024-03-16T22:38:28+01:00

tonygryps napisał(a):

Quote:

Zwróc tylko uwagę, że dla tego procesora APB1 nie powinno przekroczyć 36Mhz, więc dla wyższych częstotliwosci PLL trzeba włączyć jeszcze dzilelnik dla APB1.

Chodzi o ten rejestr?

[syntax=c]RCC->CFGR |= RCC_CFGR_PPRE1_DIV2;[/syntax]

bo powiem szczerze że tylko do PPL x 7 procek startuje.

Dokładnie ten.

Statystyki: Napisane przez anonimowy — 16 mar 2024, o 22:38

Re: STM32f103

2024-03-16T22:23:03+01:00

Quote:

Zwróc tylko uwagę, że dla tego procesora APB1 nie powinno przekroczyć 36Mhz, więc dla wyższych częstotliwosci PLL trzeba włączyć jeszcze dzilelnik dla APB1.

Chodzi o ten rejestr?

[syntax=c]RCC->CFGR |= RCC_CFGR_PPRE1_DIV2;[/syntax]

bo powiem szczerze że tylko do PPL x 7 procek startuje.

Statystyki: Napisane przez tonygryps — 16 mar 2024, o 22:23

Re: STM32f103

2024-03-16T21:38:15+01:00

Tak samo jak dla HSI, jako źródło zegara ustawiamy PLL. Tutaj mnożnik 8x, musisz sobie policzyć zależnie co chcesz otrzymać. np dla rezonatora 8MHz żeby otrzymać 72Mh musisz ustawić mnożnik PLL na 9.

Zwróc tylko uwagę, że dla tego procesora APB1 nie powinno przekroczyć 36Mhz, więc dla wyższych częstotliwosci PLL trzeba włączyć jeszcze dzilelnik dla APB1.

[syntax=c]// 1. Włącz HSE
RCC->CR |= RCC_CR_HSEON; // Ustawiamy bit HSEON w rejestrze RCC_CR

// 2. Oczekiwanie na stabilizację HSE
while (!(RCC->CR & RCC_CR_HSERDY)); // Oczekiwanie na ustawienie bitu HSERDY w RCC_CR

// 3. Ustawienie mnożnika PLL na 8x
RCC->CFGR |= RCC_CFGR_PLLMULL8 ; // Ustawienie mnożnika częstotliwości PLL na 8x

// 4. Ustawienie źródło sygnału PLL
RCC->CFGR |= RCC_CFGR_PLLSRC ; // Ustawienie źródło sygnału PLL

// 5. Włącz PLL
RCC->CR |= RCC_CR_PLLON; // Ustawiamy bit PLLON w rejestrze RCC_CR

// 6. Oczekiwanie na stabilizację PLL
while (!(RCC->CR & RCC_CR_PLLRDY)); // Oczekiwanie na ustawienie bitu PLLRDY w RCC_CR

// 7. Ustaw PLL jako źródło zegara
RCC->CFGR |= RCC_CFGR_SW_PLL; // Ustawienie PLL jako źródło zegara w rejestrze RCC_CFGR
while ((RCC->CFGR & RCC_CFGR_SWS) != RCC_CFGR_SWS_PLL); // Oczekiwanie na ustawienie PLL jako źródła zegara

// 8. Ustaw odpowiednie bity w rejestrze Flash ACR
FLASH->ACR |= FLASH_ACR_LATENCY_2; // Ustawiamy opóźnienie dostępu do pamięci flash[/syntax]

Możesz też wyłączyć HSI jeśli korzystasz z HSE
[syntax=c]RCC->CR &= ~RCC_CR_HSION;[/syntax]

Statystyki: Napisane przez anonimowy — 16 mar 2024, o 21:38

Re: STM32f103

2024-03-16T21:21:04+01:00

Dzięki za pomoc, nic konkretnego nie pisałem ćwiczę a raczej zapoznaje się z stm32. A możesz napisać jeszcze jak by to zrobić ale z ppl.

Statystyki: Napisane przez tonygryps — 16 mar 2024, o 21:21

Re: STM32f103

2024-03-16T21:14:55+01:00

Pokaż co tam napisałeś to łatwiej będzie pomóc.

Powinno to wyglądać mniej więcej tak:

[syntax=c]// 1. Włącz HSE
RCC->CR |= RCC_CR_HSEON; // Ustawiamy bit HSEON w rejestrze RCC_CR

// 2. Oczekiwanie na stabilizację HSE
while (!(RCC->CR & RCC_CR_HSERDY)); // Oczekiwanie na ustawienie bitu HSERDY w RCC_CR

// 3. Ustaw HSE jako źródło zegara
RCC->CFGR |= RCC_CFGR_SW_HSE; // Ustawiamy HSE jako źródło zegara w rejestrze RCC_CFGR
while ((RCC->CFGR & RCC_CFGR_SWS) != RCC_CFGR_SWS_HSE); // Oczekiwanie na ustawienie HSE jako źródła zegara[/syntax]

Statystyki: Napisane przez anonimowy — 16 mar 2024, o 21:14

STM32f103

2024-03-16T20:48:52+01:00

WItam, w ramach ćwiczeń bawię się w programowanie stm32f103 bez hal-a na rejestrach utknąłem na zmianie taktowanie z hsi na hse czy ktoś mógł by podrzucić jakiś przykład. jak przejść na taktowanie z rezonatora kwarcowego.

Statystyki: Napisane przez tonygryps — 16 mar 2024, o 20:48